1.1 --- a/src/cpu/mips/vm/mips_64.ad Mon Jul 22 18:48:55 2019 +0800
1.2 +++ b/src/cpu/mips/vm/mips_64.ad Thu Sep 05 13:07:31 2019 +0800
1.3 @@ -1382,7 +1382,7 @@
1.4
1.5 st->print_cr("daddiu SP, SP, %d # Rlease stack @ MachEpilogNode", framesize);
1.6 st->print("\t");
1.7 - if (UseLoongsonISA) {
1.8 + if (UseLEXT1) {
1.9 st->print_cr("gslq RA, FP, SP, %d # Restore FP & RA @ MachEpilogNode", -wordSize*2);
1.10 } else {
1.11 st->print_cr("ld RA, SP, %d # Restore RA @ MachEpilogNode", -wordSize);
1.12 @@ -1406,7 +1406,7 @@
1.13
1.14 __ daddiu(SP, SP, framesize);
1.15
1.16 - if (UseLoongsonISA) {
1.17 + if (UseLEXT1) {
1.18 __ gslq(RA, FP, SP, -wordSize*2);
1.19 } else {
1.20 __ ld(RA, SP, -wordSize );
1.21 @@ -1599,7 +1599,7 @@
1.22 if (C->need_stack_bang(bangsize)) {
1.23 st->print_cr("# stack bang"); st->print("\t");
1.24 }
1.25 - if (UseLoongsonISA) {
1.26 + if (UseLEXT1) {
1.27 st->print("gssq RA, FP, %d(SP) @ MachPrologNode\n\t", -wordSize*2);
1.28 } else {
1.29 st->print("sd RA, %d(SP) @ MachPrologNode\n\t", -wordSize);
1.30 @@ -1624,7 +1624,7 @@
1.31 __ generate_stack_overflow_check(bangsize);
1.32 }
1.33
1.34 - if (UseLoongsonISA) {
1.35 + if (UseLEXT1) {
1.36 __ gssq(RA, FP, SP, -wordSize*2);
1.37 } else {
1.38 __ sd(RA, SP, -wordSize);
1.39 @@ -1690,7 +1690,7 @@
1.40
1.41 if( index != 0 ) {
1.42 if( Assembler::is_simm16(disp) ) {
1.43 - if( UseLoongsonISA ) {
1.44 + if (UseLEXT1) {
1.45 if (scale == 0) {
1.46 __ gslbx(as_Register(dst), as_Register(base), as_Register(index), disp);
1.47 } else {
1.48 @@ -1714,7 +1714,7 @@
1.49 __ addu(AT, as_Register(base), AT);
1.50 }
1.51 __ move(T9, disp);
1.52 - if( UseLoongsonISA ) {
1.53 + if (UseLEXT1) {
1.54 __ gslbx(as_Register(dst), AT, T9, 0);
1.55 } else {
1.56 __ addu(AT, AT, T9);
1.57 @@ -1726,7 +1726,7 @@
1.58 __ lb(as_Register(dst), as_Register(base), disp);
1.59 } else {
1.60 __ move(T9, disp);
1.61 - if( UseLoongsonISA ) {
1.62 + if (UseLEXT1) {
1.63 __ gslbx(as_Register(dst), as_Register(base), T9, 0);
1.64 } else {
1.65 __ addu(AT, as_Register(base), T9);
1.66 @@ -1781,7 +1781,7 @@
1.67 if( index != 0 ) {
1.68 if (scale == 0) {
1.69 if( Assembler::is_simm(disp, 8) ) {
1.70 - if (UseLoongsonISA) {
1.71 + if (UseLEXT1) {
1.72 __ gssbx(as_Register(src), as_Register(base), as_Register(index), disp);
1.73 } else {
1.74 __ addu(AT, as_Register(base), as_Register(index));
1.75 @@ -1793,7 +1793,7 @@
1.76 } else {
1.77 __ addu(AT, as_Register(base), as_Register(index));
1.78 __ move(T9, disp);
1.79 - if (UseLoongsonISA) {
1.80 + if (UseLEXT1) {
1.81 __ gssbx(as_Register(src), AT, T9, 0);
1.82 } else {
1.83 __ addu(AT, AT, T9);
1.84 @@ -1803,7 +1803,7 @@
1.85 } else {
1.86 __ dsll(AT, as_Register(index), scale);
1.87 if( Assembler::is_simm(disp, 8) ) {
1.88 - if (UseLoongsonISA) {
1.89 + if (UseLEXT1) {
1.90 __ gssbx(as_Register(src), AT, as_Register(base), disp);
1.91 } else {
1.92 __ addu(AT, as_Register(base), AT);
1.93 @@ -1815,7 +1815,7 @@
1.94 } else {
1.95 __ addu(AT, as_Register(base), AT);
1.96 __ move(T9, disp);
1.97 - if (UseLoongsonISA) {
1.98 + if (UseLEXT1) {
1.99 __ gssbx(as_Register(src), AT, T9, 0);
1.100 } else {
1.101 __ addu(AT, AT, T9);
1.102 @@ -1828,7 +1828,7 @@
1.103 __ sb(as_Register(src), as_Register(base), disp);
1.104 } else {
1.105 __ move(T9, disp);
1.106 - if (UseLoongsonISA) {
1.107 + if (UseLEXT1) {
1.108 __ gssbx(as_Register(src), as_Register(base), T9, 0);
1.109 } else {
1.110 __ addu(AT, as_Register(base), T9);
1.111 @@ -1847,7 +1847,7 @@
1.112 int value = $src$$constant;
1.113
1.114 if( index != 0 ) {
1.115 - if (!UseLoongsonISA) {
1.116 + if (!UseLEXT1) {
1.117 if (scale == 0) {
1.118 __ daddu(AT, as_Register(base), as_Register(index));
1.119 } else {
1.120 @@ -1949,7 +1949,7 @@
1.121 } else {
1.122 if (value == 0) {
1.123 __ move(T9, disp);
1.124 - if (UseLoongsonISA) {
1.125 + if (UseLEXT1) {
1.126 __ gssbx(R0, as_Register(base), T9, 0);
1.127 } else {
1.128 __ daddu(AT, as_Register(base), T9);
1.129 @@ -1957,7 +1957,7 @@
1.130 }
1.131 } else {
1.132 __ move(T9, disp);
1.133 - if (UseLoongsonISA) {
1.134 + if (UseLEXT1) {
1.135 __ move(AT, value);
1.136 __ gssbx(AT, as_Register(base), T9, 0);
1.137 } else {
1.138 @@ -1980,7 +1980,7 @@
1.139 int value = $src$$constant;
1.140
1.141 if( index != 0 ) {
1.142 - if ( UseLoongsonISA ) {
1.143 + if (UseLEXT1) {
1.144 if ( Assembler::is_simm(disp,8) ) {
1.145 if ( scale == 0 ) {
1.146 if ( value == 0 ) {
1.147 @@ -2067,7 +2067,7 @@
1.148 }
1.149 }
1.150 } else {
1.151 - if ( UseLoongsonISA ){
1.152 + if (UseLEXT1){
1.153 if ( Assembler::is_simm16(disp) ){
1.154 if ( value == 0 ) {
1.155 __ sb(R0, as_Register(base), disp);
1.156 @@ -2120,7 +2120,7 @@
1.157 int disp = $mem$$disp;
1.158
1.159 if( index != 0 ) {
1.160 - if ( UseLoongsonISA ) {
1.161 + if (UseLEXT1) {
1.162 if ( Assembler::is_simm(disp, 8) ) {
1.163 if (scale == 0) {
1.164 __ gslhx(as_Register(dst), as_Register(base), as_Register(index), disp);
1.165 @@ -2165,7 +2165,7 @@
1.166 }
1.167 }
1.168 } else { // index is 0
1.169 - if ( UseLoongsonISA ) {
1.170 + if (UseLEXT1) {
1.171 if ( Assembler::is_simm16(disp) ) {
1.172 __ lh(as_Register(dst), as_Register(base), disp);
1.173 } else {
1.174 @@ -2229,7 +2229,7 @@
1.175
1.176 if( index != 0 ) {
1.177 if( Assembler::is_simm16(disp) ) {
1.178 - if( UseLoongsonISA && Assembler::is_simm(disp, 8) ) {
1.179 + if ( UseLEXT1 && Assembler::is_simm(disp, 8) ) {
1.180 if (scale == 0) {
1.181 __ gsshx(as_Register(src), as_Register(base), as_Register(index), disp);
1.182 } else {
1.183 @@ -2253,7 +2253,7 @@
1.184 __ addu(AT, as_Register(base), AT);
1.185 }
1.186 __ move(T9, disp);
1.187 - if( UseLoongsonISA ) {
1.188 + if (UseLEXT1) {
1.189 __ gsshx(as_Register(src), AT, T9, 0);
1.190 } else {
1.191 __ addu(AT, AT, T9);
1.192 @@ -2265,7 +2265,7 @@
1.193 __ sh(as_Register(src), as_Register(base), disp);
1.194 } else {
1.195 __ move(T9, disp);
1.196 - if( UseLoongsonISA ) {
1.197 + if (UseLEXT1) {
1.198 __ gsshx(as_Register(src), as_Register(base), T9, 0);
1.199 } else {
1.200 __ addu(AT, as_Register(base), T9);
1.201 @@ -2283,8 +2283,8 @@
1.202 int disp = $mem$$disp;
1.203
1.204 if( index != 0 ) {
1.205 - if( Assembler::is_simm16(disp) ) {
1.206 - if( UseLoongsonISA && Assembler::is_simm(disp, 8) ) {
1.207 + if ( Assembler::is_simm16(disp) ) {
1.208 + if ( UseLEXT1 && Assembler::is_simm(disp, 8) ) {
1.209 if (scale == 0) {
1.210 __ gsshx(R0, as_Register(base), as_Register(index), disp);
1.211 } else {
1.212 @@ -2308,7 +2308,7 @@
1.213 __ addu(AT, as_Register(base), AT);
1.214 }
1.215 __ move(T9, disp);
1.216 - if( UseLoongsonISA ) {
1.217 + if (UseLEXT1) {
1.218 __ gsshx(R0, AT, T9, 0);
1.219 } else {
1.220 __ addu(AT, AT, T9);
1.221 @@ -2320,7 +2320,7 @@
1.222 __ sh(R0, as_Register(base), disp);
1.223 } else {
1.224 __ move(T9, disp);
1.225 - if( UseLoongsonISA ) {
1.226 + if (UseLEXT1) {
1.227 __ gsshx(R0, as_Register(base), T9, 0);
1.228 } else {
1.229 __ addu(AT, as_Register(base), T9);
1.230 @@ -2340,7 +2340,7 @@
1.231
1.232 if( index != 0 ) {
1.233 if( Assembler::is_simm16(disp) ) {
1.234 - if( UseLoongsonISA && Assembler::is_simm(disp, 8) ) {
1.235 + if ( UseLEXT1 && Assembler::is_simm(disp, 8) ) {
1.236 if (scale == 0) {
1.237 __ gslwx(as_Register(dst), as_Register(base), as_Register(index), disp);
1.238 } else {
1.239 @@ -2364,7 +2364,7 @@
1.240 __ addu(AT, as_Register(base), AT);
1.241 }
1.242 __ move(T9, disp);
1.243 - if( UseLoongsonISA ) {
1.244 + if (UseLEXT1) {
1.245 __ gslwx(as_Register(dst), AT, T9, 0);
1.246 } else {
1.247 __ addu(AT, AT, T9);
1.248 @@ -2376,7 +2376,7 @@
1.249 __ lw(as_Register(dst), as_Register(base), disp);
1.250 } else {
1.251 __ move(T9, disp);
1.252 - if( UseLoongsonISA ) {
1.253 + if (UseLEXT1) {
1.254 __ gslwx(as_Register(dst), as_Register(base), T9, 0);
1.255 } else {
1.256 __ addu(AT, as_Register(base), T9);
1.257 @@ -2396,7 +2396,7 @@
1.258
1.259 if( index != 0 ) {
1.260 if( Assembler::is_simm16(disp) ) {
1.261 - if( UseLoongsonISA && Assembler::is_simm(disp, 8) ) {
1.262 + if ( UseLEXT1 && Assembler::is_simm(disp, 8) ) {
1.263 if (scale == 0) {
1.264 __ gsswx(as_Register(src), as_Register(base), as_Register(index), disp);
1.265 } else {
1.266 @@ -2420,7 +2420,7 @@
1.267 __ addu(AT, as_Register(base), AT);
1.268 }
1.269 __ move(T9, disp);
1.270 - if( UseLoongsonISA ) {
1.271 + if (UseLEXT1) {
1.272 __ gsswx(as_Register(src), AT, T9, 0);
1.273 } else {
1.274 __ addu(AT, AT, T9);
1.275 @@ -2432,7 +2432,7 @@
1.276 __ sw(as_Register(src), as_Register(base), disp);
1.277 } else {
1.278 __ move(T9, disp);
1.279 - if( UseLoongsonISA ) {
1.280 + if (UseLEXT1) {
1.281 __ gsswx(as_Register(src), as_Register(base), T9, 0);
1.282 } else {
1.283 __ addu(AT, as_Register(base), T9);
1.284 @@ -2451,7 +2451,7 @@
1.285 int value = $src$$constant;
1.286
1.287 if( index != 0 ) {
1.288 - if ( UseLoongsonISA ) {
1.289 + if (UseLEXT1) {
1.290 if ( Assembler::is_simm(disp, 8) ) {
1.291 if ( scale == 0 ) {
1.292 if ( value == 0 ) {
1.293 @@ -2538,7 +2538,7 @@
1.294 }
1.295 }
1.296 } else {
1.297 - if ( UseLoongsonISA ) {
1.298 + if (UseLEXT1) {
1.299 if ( Assembler::is_simm16(disp) ) {
1.300 if ( value == 0 ) {
1.301 __ sw(R0, as_Register(base), disp);
1.302 @@ -2626,7 +2626,7 @@
1.303 assert(disp_reloc == relocInfo::none, "cannot have disp");
1.304
1.305 if( index != 0 ) {
1.306 - if ( UseLoongsonISA ) {
1.307 + if (UseLEXT1) {
1.308 if ( Assembler::is_simm(disp, 8) ) {
1.309 if ( scale != 0 ) {
1.310 __ dsll(AT, as_Register(index), scale);
1.311 @@ -2669,7 +2669,7 @@
1.312 }
1.313 }
1.314 } else {
1.315 - if ( UseLoongsonISA ) {
1.316 + if (UseLEXT1) {
1.317 if ( Assembler::is_simm16(disp) ){
1.318 __ ld(as_Register(dst), as_Register(base), disp);
1.319 } else {
1.320 @@ -2701,7 +2701,7 @@
1.321 assert(disp_reloc == relocInfo::none, "cannot have disp");
1.322
1.323 if( index != 0 ) {
1.324 - if ( UseLoongsonISA ) {
1.325 + if (UseLEXT1) {
1.326 if ( Assembler::is_simm(disp, 8) ) {
1.327 if ( scale != 0 ) {
1.328 __ dsll(AT, as_Register(index), scale);
1.329 @@ -2744,7 +2744,7 @@
1.330 }
1.331 }
1.332 } else {
1.333 - if ( UseLoongsonISA ) {
1.334 + if (UseLEXT1) {
1.335 if ( Assembler::is_simm16(disp) ){
1.336 __ ld(as_Register(dst), as_Register(base), disp);
1.337 } else {
1.338 @@ -2773,7 +2773,7 @@
1.339 int disp = $mem$$disp;
1.340
1.341 if( index != 0 ) {
1.342 - if ( UseLoongsonISA ){
1.343 + if (UseLEXT1){
1.344 if ( Assembler::is_simm(disp, 8) ) {
1.345 if ( scale == 0 ) {
1.346 __ gssdx(as_Register(src), as_Register(base), as_Register(index), disp);
1.347 @@ -2816,7 +2816,7 @@
1.348 }
1.349 }
1.350 } else {
1.351 - if ( UseLoongsonISA ) {
1.352 + if (UseLEXT1) {
1.353 if ( Assembler::is_simm16(disp) ) {
1.354 __ sd(as_Register(src), as_Register(base), disp);
1.355 } else {
1.356 @@ -2844,7 +2844,7 @@
1.357 int disp = $mem$$disp;
1.358
1.359 if( index != 0 ) {
1.360 - if ( UseLoongsonISA ){
1.361 + if (UseLEXT1){
1.362 if ( Assembler::is_simm(disp, 8) ) {
1.363 if ( scale == 0 ) {
1.364 __ gsswx(as_Register(src), as_Register(base), as_Register(index), disp);
1.365 @@ -2887,7 +2887,7 @@
1.366 }
1.367 }
1.368 } else {
1.369 - if ( UseLoongsonISA ) {
1.370 + if (UseLEXT1) {
1.371 if ( Assembler::is_simm16(disp) ) {
1.372 __ sw(as_Register(src), as_Register(base), disp);
1.373 } else {
1.374 @@ -2915,8 +2915,8 @@
1.375
1.376 if( index != 0 ) {
1.377 if (scale == 0) {
1.378 - if( Assembler::is_simm16(disp) ) {
1.379 - if (UseLoongsonISA && Assembler::is_simm(disp, 8)) {
1.380 + if ( Assembler::is_simm16(disp) ) {
1.381 + if (UseLEXT1 && Assembler::is_simm(disp, 8)) {
1.382 __ gssdx(R0, as_Register(base), as_Register(index), disp);
1.383 } else {
1.384 __ daddu(AT, as_Register(base), as_Register(index));
1.385 @@ -2925,7 +2925,7 @@
1.386 } else {
1.387 __ daddu(AT, as_Register(base), as_Register(index));
1.388 __ move(T9, disp);
1.389 - if(UseLoongsonISA) {
1.390 + if (UseLEXT1) {
1.391 __ gssdx(R0, AT, T9, 0);
1.392 } else {
1.393 __ daddu(AT, AT, T9);
1.394 @@ -2935,7 +2935,7 @@
1.395 } else {
1.396 __ dsll(AT, as_Register(index), scale);
1.397 if( Assembler::is_simm16(disp) ) {
1.398 - if (UseLoongsonISA && Assembler::is_simm(disp, 8)) {
1.399 + if (UseLEXT1 && Assembler::is_simm(disp, 8)) {
1.400 __ gssdx(R0, as_Register(base), AT, disp);
1.401 } else {
1.402 __ daddu(AT, as_Register(base), AT);
1.403 @@ -2944,7 +2944,7 @@
1.404 } else {
1.405 __ daddu(AT, as_Register(base), AT);
1.406 __ move(T9, disp);
1.407 - if (UseLoongsonISA) {
1.408 + if (UseLEXT1) {
1.409 __ gssdx(R0, AT, T9, 0);
1.410 } else {
1.411 __ daddu(AT, AT, T9);
1.412 @@ -2957,7 +2957,7 @@
1.413 __ sd(R0, as_Register(base), disp);
1.414 } else {
1.415 __ move(T9, disp);
1.416 - if (UseLoongsonISA) {
1.417 + if (UseLEXT1) {
1.418 __ gssdx(R0, as_Register(base), T9, 0);
1.419 } else {
1.420 __ daddu(AT, as_Register(base), T9);
1.421 @@ -3146,7 +3146,7 @@
1.422
1.423 if( index != 0 ) {
1.424 if( Assembler::is_simm16(disp) ) {
1.425 - if( UseLoongsonISA && Assembler::is_simm(disp, 8) ) {
1.426 + if ( UseLEXT1 && Assembler::is_simm(disp, 8) ) {
1.427 if (scale == 0) {
1.428 __ gslwxc1(dst, as_Register(base), as_Register(index), disp);
1.429 } else {
1.430 @@ -3170,7 +3170,7 @@
1.431 __ daddu(AT, as_Register(base), AT);
1.432 }
1.433 __ move(T9, disp);
1.434 - if( UseLoongsonISA ) {
1.435 + if (UseLEXT1) {
1.436 __ gslwxc1(dst, AT, T9, 0);
1.437 } else {
1.438 __ daddu(AT, AT, T9);
1.439 @@ -3182,7 +3182,7 @@
1.440 __ lwc1(dst, as_Register(base), disp);
1.441 } else {
1.442 __ move(T9, disp);
1.443 - if( UseLoongsonISA ) {
1.444 + if (UseLEXT1) {
1.445 __ gslwxc1(dst, as_Register(base), T9, 0);
1.446 } else {
1.447 __ daddu(AT, as_Register(base), T9);
1.448 @@ -3201,8 +3201,8 @@
1.449 FloatRegister src = $src$$FloatRegister;
1.450
1.451 if( index != 0 ) {
1.452 - if( Assembler::is_simm16(disp) ) {
1.453 - if( UseLoongsonISA && Assembler::is_simm(disp, 8) ) {
1.454 + if ( Assembler::is_simm16(disp) ) {
1.455 + if ( UseLEXT1 && Assembler::is_simm(disp, 8) ) {
1.456 if (scale == 0) {
1.457 __ gsswxc1(src, as_Register(base), as_Register(index), disp);
1.458 } else {
1.459 @@ -3226,7 +3226,7 @@
1.460 __ daddu(AT, as_Register(base), AT);
1.461 }
1.462 __ move(T9, disp);
1.463 - if( UseLoongsonISA ) {
1.464 + if (UseLEXT1) {
1.465 __ gsswxc1(src, AT, T9, 0);
1.466 } else {
1.467 __ daddu(AT, AT, T9);
1.468 @@ -3238,7 +3238,7 @@
1.469 __ swc1(src, as_Register(base), disp);
1.470 } else {
1.471 __ move(T9, disp);
1.472 - if( UseLoongsonISA ) {
1.473 + if (UseLEXT1) {
1.474 __ gsswxc1(src, as_Register(base), T9, 0);
1.475 } else {
1.476 __ daddu(AT, as_Register(base), T9);
1.477 @@ -3256,9 +3256,9 @@
1.478 int disp = $mem$$disp;
1.479 FloatRegister dst_reg = as_FloatRegister($dst$$reg);
1.480
1.481 - if( index != 0 ) {
1.482 - if( Assembler::is_simm16(disp) ) {
1.483 - if( UseLoongsonISA && Assembler::is_simm(disp, 8) ) {
1.484 + if ( index != 0 ) {
1.485 + if ( Assembler::is_simm16(disp) ) {
1.486 + if ( UseLEXT1 && Assembler::is_simm(disp, 8) ) {
1.487 if (scale == 0) {
1.488 __ gsldxc1(dst_reg, as_Register(base), as_Register(index), disp);
1.489 } else {
1.490 @@ -3282,7 +3282,7 @@
1.491 __ daddu(AT, as_Register(base), AT);
1.492 }
1.493 __ move(T9, disp);
1.494 - if( UseLoongsonISA ) {
1.495 + if (UseLEXT1) {
1.496 __ gsldxc1(dst_reg, AT, T9, 0);
1.497 } else {
1.498 __ addu(AT, AT, T9);
1.499 @@ -3294,7 +3294,7 @@
1.500 __ ldc1(dst_reg, as_Register(base), disp);
1.501 } else {
1.502 __ move(T9, disp);
1.503 - if( UseLoongsonISA ) {
1.504 + if (UseLEXT1) {
1.505 __ gsldxc1(dst_reg, as_Register(base), T9, 0);
1.506 } else {
1.507 __ addu(AT, as_Register(base), T9);
1.508 @@ -3312,9 +3312,9 @@
1.509 int disp = $mem$$disp;
1.510 FloatRegister src_reg = as_FloatRegister($src$$reg);
1.511
1.512 - if( index != 0 ) {
1.513 - if( Assembler::is_simm16(disp) ) {
1.514 - if( UseLoongsonISA && Assembler::is_simm(disp, 8) ) {
1.515 + if ( index != 0 ) {
1.516 + if ( Assembler::is_simm16(disp) ) {
1.517 + if ( UseLEXT1 && Assembler::is_simm(disp, 8) ) {
1.518 if (scale == 0) {
1.519 __ gssdxc1(src_reg, as_Register(base), as_Register(index), disp);
1.520 } else {
1.521 @@ -3338,7 +3338,7 @@
1.522 __ daddu(AT, as_Register(base), AT);
1.523 }
1.524 __ move(T9, disp);
1.525 - if( UseLoongsonISA ) {
1.526 + if (UseLEXT1) {
1.527 __ gssdxc1(src_reg, AT, T9, 0);
1.528 } else {
1.529 __ addu(AT, AT, T9);
1.530 @@ -3346,11 +3346,11 @@
1.531 }
1.532 }
1.533 } else {
1.534 - if( Assembler::is_simm16(disp) ) {
1.535 + if ( Assembler::is_simm16(disp) ) {
1.536 __ sdc1(src_reg, as_Register(base), disp);
1.537 } else {
1.538 __ move(T9, disp);
1.539 - if( UseLoongsonISA ) {
1.540 + if (UseLEXT1) {
1.541 __ gssdxc1(src_reg, as_Register(base), T9, 0);
1.542 } else {
1.543 __ addu(AT, as_Register(base), T9);
1.544 @@ -6210,7 +6210,7 @@
1.545 __ ld($dst$$Register, $constanttablebase, con_offset);
1.546 } else {
1.547 __ set64(AT, con_offset);
1.548 - if (UseLoongsonISA) {
1.549 + if (UseLEXT1) {
1.550 __ gsldx($dst$$Register, $constanttablebase, AT, 0);
1.551 } else {
1.552 __ daddu(AT, $constanttablebase, AT);
1.553 @@ -6509,7 +6509,7 @@
1.554 __ ld($dst$$Register, $constanttablebase, con_offset);
1.555 } else {
1.556 __ set64(AT, con_offset);
1.557 - if (UseLoongsonISA) {
1.558 + if (UseLEXT1) {
1.559 __ gsldx($dst$$Register, $constanttablebase, AT, 0);
1.560 } else {
1.561 __ daddu(AT, $constanttablebase, AT);
1.562 @@ -11237,7 +11237,7 @@
1.563 Register src1 = $src1$$Register;
1.564 Register src2 = $src2$$Register;
1.565
1.566 - //if (UseLoongsonISA) {
1.567 + //if (UseLEXT1) {
1.568 if (0) {
1.569 // 2016.08.10
1.570 // Experiments show that gsmod is slower that div+mfhi.
1.571 @@ -11262,7 +11262,7 @@
1.572 Register op1 = as_Register($src1$$reg);
1.573 Register op2 = as_Register($src2$$reg);
1.574
1.575 - if (UseLoongsonISA) {
1.576 + if (UseLEXT1) {
1.577 __ gsdmod(dst, op1, op2);
1.578 } else {
1.579 __ ddiv(op1, op2);
1.580 @@ -11319,7 +11319,7 @@
1.581 // We must trap an exception manually.
1.582 __ teq(R0, src2, 0x7);
1.583
1.584 - if (UseLoongsonISA) {
1.585 + if (UseLEXT1) {
1.586 __ gsdiv(dst, src1, src2);
1.587 } else {
1.588 __ div(src1, src2);
1.589 @@ -11372,7 +11372,7 @@
1.590 Register op1 = as_Register($src1$$reg);
1.591 Register op2 = as_Register($src2$$reg);
1.592
1.593 - if (UseLoongsonISA) {
1.594 + if (UseLEXT1) {
1.595 __ gsdmult(dst, op1, op2);
1.596 } else {
1.597 __ dmult(op1, op2);
1.598 @@ -11390,7 +11390,7 @@
1.599 Register op1 = as_Register($src1$$reg);
1.600 Register op2 = as_Register($src2$$reg);
1.601
1.602 - if (UseLoongsonISA) {
1.603 + if (UseLEXT1) {
1.604 __ gsdmult(dst, op1, op2);
1.605 } else {
1.606 __ dmult(op1, op2);
1.607 @@ -11409,7 +11409,7 @@
1.608 Register op1 = as_Register($src1$$reg);
1.609 Register op2 = as_Register($src2$$reg);
1.610
1.611 - if (UseLoongsonISA) {
1.612 + if (UseLEXT1) {
1.613 __ gsddiv(dst, op1, op2);
1.614 } else {
1.615 __ ddiv(op1, op2);
1.616 @@ -11691,7 +11691,7 @@
1.617
1.618 instruct xorI_Reg_immI_M1(mRegI dst, mRegI src1, immI_M1 M1) %{
1.619 match(Set dst (XorI src1 M1));
1.620 - predicate(UseLoongsonISA && Use3A2000);
1.621 + predicate(UseLEXT3);
1.622 ins_cost(60);
1.623
1.624 format %{ "xor $dst, $src1, $M1 #@xorI_Reg_immI_M1" %}
1.625 @@ -11706,7 +11706,7 @@
1.626
1.627 instruct xorL2I_Reg_immI_M1(mRegI dst, mRegL src1, immI_M1 M1) %{
1.628 match(Set dst (XorI (ConvL2I src1) M1));
1.629 - predicate(UseLoongsonISA && Use3A2000);
1.630 + predicate(UseLEXT3);
1.631 ins_cost(60);
1.632
1.633 format %{ "xor $dst, $src1, $M1 #@xorL2I_Reg_immI_M1" %}
1.634 @@ -11737,7 +11737,7 @@
1.635 /*
1.636 instruct xorL_Reg_immL_M1(mRegL dst, mRegL src1, immL_M1 M1) %{
1.637 match(Set dst (XorL src1 M1));
1.638 - predicate(UseLoongsonISA);
1.639 + predicate(UseLEXT3);
1.640 ins_cost(60);
1.641
1.642 format %{ "xor $dst, $src1, $M1 #@xorL_Reg_immL_M1" %}
1.643 @@ -11784,7 +11784,7 @@
1.644
1.645 instruct andnI_Reg_nReg(mRegI dst, mRegI src1, mRegI src2, immI_M1 M1) %{
1.646 match(Set dst (AndI src1 (XorI src2 M1)));
1.647 - predicate(UseLoongsonISA && Use3A2000);
1.648 + predicate(UseLEXT3);
1.649
1.650 format %{ "andn $dst, $src1, $src2 #@andnI_Reg_nReg" %}
1.651 ins_encode %{
1.652 @@ -11799,7 +11799,7 @@
1.653
1.654 instruct ornI_Reg_nReg(mRegI dst, mRegI src1, mRegI src2, immI_M1 M1) %{
1.655 match(Set dst (OrI src1 (XorI src2 M1)));
1.656 - predicate(UseLoongsonISA && Use3A2000);
1.657 + predicate(UseLEXT3);
1.658
1.659 format %{ "orn $dst, $src1, $src2 #@ornI_Reg_nReg" %}
1.660 ins_encode %{
1.661 @@ -11814,7 +11814,7 @@
1.662
1.663 instruct andnI_nReg_Reg(mRegI dst, mRegI src1, mRegI src2, immI_M1 M1) %{
1.664 match(Set dst (AndI (XorI src1 M1) src2));
1.665 - predicate(UseLoongsonISA && Use3A2000);
1.666 + predicate(UseLEXT3);
1.667
1.668 format %{ "andn $dst, $src2, $src1 #@andnI_nReg_Reg" %}
1.669 ins_encode %{
1.670 @@ -11829,7 +11829,7 @@
1.671
1.672 instruct ornI_nReg_Reg(mRegI dst, mRegI src1, mRegI src2, immI_M1 M1) %{
1.673 match(Set dst (OrI (XorI src1 M1) src2));
1.674 - predicate(UseLoongsonISA && Use3A2000);
1.675 + predicate(UseLEXT3);
1.676
1.677 format %{ "orn $dst, $src2, $src1 #@ornI_nReg_Reg" %}
1.678 ins_encode %{
1.679 @@ -11902,7 +11902,7 @@
1.680 /*
1.681 instruct andnL_Reg_nReg(mRegL dst, mRegL src1, mRegL src2, immL_M1 M1) %{
1.682 match(Set dst (AndL src1 (XorL src2 M1)));
1.683 - predicate(UseLoongsonISA);
1.684 + predicate(UseLEXT3);
1.685
1.686 format %{ "andn $dst, $src1, $src2 #@andnL_Reg_nReg" %}
1.687 ins_encode %{
1.688 @@ -11919,7 +11919,7 @@
1.689 /*
1.690 instruct ornL_Reg_nReg(mRegL dst, mRegL src1, mRegL src2, immL_M1 M1) %{
1.691 match(Set dst (OrL src1 (XorL src2 M1)));
1.692 - predicate(UseLoongsonISA);
1.693 + predicate(UseLEXT3);
1.694
1.695 format %{ "orn $dst, $src1, $src2 #@ornL_Reg_nReg" %}
1.696 ins_encode %{
1.697 @@ -11936,7 +11936,7 @@
1.698 /*
1.699 instruct andnL_nReg_Reg(mRegL dst, mRegL src1, mRegL src2, immL_M1 M1) %{
1.700 match(Set dst (AndL (XorL src1 M1) src2));
1.701 - predicate(UseLoongsonISA);
1.702 + predicate(UseLEXT3);
1.703
1.704 format %{ "andn $dst, $src2, $src1 #@andnL_nReg_Reg" %}
1.705 ins_encode %{
1.706 @@ -11953,7 +11953,7 @@
1.707 /*
1.708 instruct ornL_nReg_Reg(mRegL dst, mRegL src1, mRegL src2, immL_M1 M1) %{
1.709 match(Set dst (OrL (XorL src1 M1) src2));
1.710 - predicate(UseLoongsonISA);
1.711 + predicate(UseLEXT3);
1.712
1.713 format %{ "orn $dst, $src2, $src1 #@ornL_nReg_Reg" %}
1.714 ins_encode %{
1.715 @@ -13306,7 +13306,7 @@
1.716 int con_offset = $constantoffset;
1.717 Register switch_reg = $switch_val$$Register;
1.718
1.719 - if (UseLoongsonISA) {
1.720 + if (UseLEXT1) {
1.721 if (Assembler::is_simm(con_offset, 8)) {
1.722 __ gsldx(T9, table_base, switch_reg, con_offset);
1.723 } else if (Assembler::is_simm16(con_offset)) {
1.724 @@ -13491,9 +13491,9 @@
1.725
1.726 Register dst = R0;
1.727
1.728 - if( index != 0 ) {
1.729 - if( Assembler::is_simm16(disp) ) {
1.730 - if( UseLoongsonISA ) {
1.731 + if ( index != 0 ) {
1.732 + if ( Assembler::is_simm16(disp) ) {
1.733 + if (UseLEXT1) {
1.734 if (scale == 0) {
1.735 __ gslbx(dst, as_Register(base), as_Register(index), disp);
1.736 } else {
1.737 @@ -13517,7 +13517,7 @@
1.738 __ addu(AT, as_Register(base), AT);
1.739 }
1.740 __ move(T9, disp);
1.741 - if( UseLoongsonISA ) {
1.742 + if (UseLEXT1) {
1.743 __ gslbx(dst, AT, T9, 0);
1.744 } else {
1.745 __ addu(AT, AT, T9);
1.746 @@ -13525,11 +13525,11 @@
1.747 }
1.748 }
1.749 } else {
1.750 - if( Assembler::is_simm16(disp) ) {
1.751 + if ( Assembler::is_simm16(disp) ) {
1.752 __ lb(dst, as_Register(base), disp);
1.753 } else {
1.754 __ move(T9, disp);
1.755 - if( UseLoongsonISA ) {
1.756 + if (UseLEXT1) {
1.757 __ gslbx(dst, as_Register(base), T9, 0);
1.758 } else {
1.759 __ addu(AT, as_Register(base), T9);
1.760 @@ -13620,7 +13620,7 @@
1.761 __ lwc1($dst$$FloatRegister, $constanttablebase, con_offset);
1.762 } else {
1.763 __ set64(AT, con_offset);
1.764 - if (UseLoongsonISA) {
1.765 + if (UseLEXT1) {
1.766 __ gslwxc1($dst$$FloatRegister, $constanttablebase, AT, 0);
1.767 } else {
1.768 __ daddu(AT, $constanttablebase, AT);
1.769 @@ -13657,7 +13657,7 @@
1.770 __ ldc1($dst$$FloatRegister, $constanttablebase, con_offset);
1.771 } else {
1.772 __ set64(AT, con_offset);
1.773 - if (UseLoongsonISA) {
1.774 + if (UseLEXT1) {
1.775 __ gsldxc1($dst$$FloatRegister, $constanttablebase, AT, 0);
1.776 } else {
1.777 __ daddu(AT, $constanttablebase, AT);
1.778 @@ -13690,7 +13690,7 @@
1.779 int disp = $mem$$disp;
1.780
1.781 if( index != 0 ) {
1.782 - if ( UseLoongsonISA ) {
1.783 + if (UseLEXT1) {
1.784 if ( Assembler::is_simm(disp, 8) ) {
1.785 if ( scale == 0 ) {
1.786 __ gsswx(R0, as_Register(base), as_Register(index), disp);
1.787 @@ -13734,7 +13734,7 @@
1.788 }
1.789 }
1.790 } else { //index is 0
1.791 - if ( UseLoongsonISA ) {
1.792 + if (UseLEXT1) {
1.793 if ( Assembler::is_simm16(disp) ) {
1.794 __ sw(R0, as_Register(base), disp);
1.795 } else {
1.796 @@ -13799,7 +13799,7 @@
1.797 __ cvt_d_w(F30, F30);
1.798
1.799 if( index != 0 ) {
1.800 - if ( UseLoongsonISA ) {
1.801 + if (UseLEXT1) {
1.802 if ( Assembler::is_simm(disp, 8) ) {
1.803 if (scale == 0) {
1.804 __ gssdxc1(F30, as_Register(base), as_Register(index), disp);
1.805 @@ -13844,7 +13844,7 @@
1.806 }
1.807 }
1.808 } else {// index is 0
1.809 - if ( UseLoongsonISA ) {
1.810 + if (UseLEXT1) {
1.811 if ( Assembler::is_simm16(disp) ) {
1.812 __ sdc1(F30, as_Register(base), disp);
1.813 } else {
1.814 @@ -14647,7 +14647,7 @@
1.815 %}
1.816
1.817 instruct Repl8B_DSP(vecD dst, mRegI src) %{
1.818 - predicate(n->as_Vector()->length() == 8 && Use3A2000);
1.819 + predicate(n->as_Vector()->length() == 8 && UseLEXT3);
1.820 match(Set dst (ReplicateB src));
1.821 ins_cost(100);
1.822 format %{ "replv_ob AT, $src\n\t"
1.823 @@ -14679,7 +14679,7 @@
1.824 %}
1.825
1.826 instruct Repl8B_imm_DSP(vecD dst, immI con) %{
1.827 - predicate(n->as_Vector()->length() == 8 && Use3A2000);
1.828 + predicate(n->as_Vector()->length() == 8 && UseLEXT3);
1.829 match(Set dst (ReplicateB con));
1.830 ins_cost(110);
1.831 format %{ "repl_ob AT, [$con]\n\t"
1.832 @@ -14735,7 +14735,7 @@
1.833 %}
1.834
1.835 instruct Repl4S_DSP(vecD dst, mRegI src) %{
1.836 - predicate(n->as_Vector()->length() == 4 && Use3A2000);
1.837 + predicate(n->as_Vector()->length() == 4 && UseLEXT3);
1.838 match(Set dst (ReplicateS src));
1.839 ins_cost(100);
1.840 format %{ "replv_qh AT, $src\n\t"
1.841 @@ -14765,7 +14765,7 @@
1.842 %}
1.843
1.844 instruct Repl4S_imm_DSP(vecD dst, immI con) %{
1.845 - predicate(n->as_Vector()->length() == 4 && Use3A2000);
1.846 + predicate(n->as_Vector()->length() == 4 && UseLEXT3);
1.847 match(Set dst (ReplicateS con));
1.848 ins_cost(100);
1.849 format %{ "repl_qh AT, [$con]\n\t"
