1.1 --- a/src/cpu/mips/vm/mips_64.ad Tue Feb 14 20:13:13 2017 -0500 1.2 +++ b/src/cpu/mips/vm/mips_64.ad Wed Feb 15 07:56:12 2017 -0500 1.3 @@ -10419,6 +10419,7 @@ 1.4 ins_pipe( ialu_regI_regI ); 1.5 %} 1.6 1.7 +/* 1.8 instruct xorL_Reg_immL_M1(mRegL dst, mRegL src1, immL_M1 M1) %{ 1.9 match(Set dst (XorL src1 M1)); 1.10 predicate(UseLoongsonISA); 1.11 @@ -10433,6 +10434,7 @@ 1.12 %} 1.13 ins_pipe( ialu_regI_regI ); 1.14 %} 1.15 +*/ 1.16 1.17 instruct lbu_and_lmask(mRegI dst, memory mem, immI_255 mask) %{ 1.18 match(Set dst (AndI mask (LoadB mem))); 1.19 @@ -10567,6 +10569,7 @@ 1.20 ins_pipe( ialu_regI_regI ); 1.21 %} 1.22 1.23 +/* 1.24 instruct andnL_Reg_nReg(mRegL dst, mRegL src1, mRegL src2, immL_M1 M1) %{ 1.25 match(Set dst (AndL src1 (XorL src2 M1))); 1.26 predicate(UseLoongsonISA); 1.27 @@ -10581,7 +10584,9 @@ 1.28 %} 1.29 ins_pipe( ialu_regI_regI ); 1.30 %} 1.31 - 1.32 +*/ 1.33 + 1.34 +/* 1.35 instruct ornL_Reg_nReg(mRegL dst, mRegL src1, mRegL src2, immL_M1 M1) %{ 1.36 match(Set dst (OrL src1 (XorL src2 M1))); 1.37 predicate(UseLoongsonISA); 1.38 @@ -10596,7 +10601,9 @@ 1.39 %} 1.40 ins_pipe( ialu_regI_regI ); 1.41 %} 1.42 - 1.43 +*/ 1.44 + 1.45 +/* 1.46 instruct andnL_nReg_Reg(mRegL dst, mRegL src1, mRegL src2, immL_M1 M1) %{ 1.47 match(Set dst (AndL (XorL src1 M1) src2)); 1.48 predicate(UseLoongsonISA); 1.49 @@ -10611,7 +10618,9 @@ 1.50 %} 1.51 ins_pipe( ialu_regI_regI ); 1.52 %} 1.53 - 1.54 +*/ 1.55 + 1.56 +/* 1.57 instruct ornL_nReg_Reg(mRegL dst, mRegL src1, mRegL src2, immL_M1 M1) %{ 1.58 match(Set dst (OrL (XorL src1 M1) src2)); 1.59 predicate(UseLoongsonISA); 1.60 @@ -10626,6 +10635,7 @@ 1.61 %} 1.62 ins_pipe( ialu_regI_regI ); 1.63 %} 1.64 +*/ 1.65 1.66 instruct andL_Reg_immL_M8(mRegL dst, immL_M8 M8) %{ 1.67 match(Set dst (AndL dst M8));